存算一体架构：跳出冯·诺依曼墙的技术破局与现实边界

过去15年里，通用芯片的算力提升已经追不上数据搬运的能耗占比。某流片团队2023年的实测数据显示，7nm制程下，单次从DRAM读取64bit数据的能耗，是同制程浮点运算能耗的128倍。 很多人把这种现象归因于制程进步放缓。错。根源是从1945年沿用至今的计算逻辑框架——存储单元和计算单元物理分离，所有的计算操作都需要把数据从存储端搬到计算端，再把结果搬回去。

被能耗卡脖子的计算逻辑根源

传统架构的核心矛盾从来不是算力不够，而是计算单元在绝大多数时间里处于空转等待状态。CPU的ALU利用率峰值在深度学习推理负载下通常不超过15%，剩下的时间都在等内存把数据送过来。为了补这个短板，行业过去几十年堆了多少技术？多级缓存、高带宽内存、片上网络……折腾到最后，数据搬运的能耗占比反而从2000年的30%涨到了现在的80%以上。 7nm制程冯诺依曼架构数据搬运能耗对比柱状图 上世纪60年代就有学者提出，为什么不能把计算单元直接做在存储阵列里，让数据就在存储的位置完成计算，省掉来回搬运的步骤？这个设想躺了半个多世纪，直到近10年非易失性存储器件的工艺成熟，才从实验室的论文里走到了工程落地的阶段。

不同技术路线的落地偏差

现在行业里走的几条路线，从根上就有不一样的适配场景，根本没法放在一个维度比优劣。 基于SRAM的路线，是直接在静态随机存取存储器的阵列里集成矩阵乘加运算单元。好处是和现有CMOS工艺的兼容度极高，读写速度能和片上缓存打平，缺点是存储密度太低——做个几MB的容量就要占掉半个芯片的面积，根本没法做大容量场景。这类方案现在基本都用在端侧的轻量AI推理上，比如手机NPU里的小部分计算模块。 基于RRAM的路线，是靠阻变存储器件的阻态变化存数据，直接在阵列单元上完成向量乘法运算。优势是非易失，断电不丢数据，存储密度比SRAM高一个数量级以上。但问题也很明显：同一批流片出来的RRAM器件，阻态的离散度可能达到20%以上，根本没法直接支撑高精度计算，必须加一整套校准电路，额外的面积开销能占到整个芯片的40%。 RRAM存算阵列单元电路结构示意图 别信宣传。很多厂商对外宣称的能效提升1000倍，是在8bit量化、阵列满负载并行计算、排除校准电路额外开销的理想测试环境下测出来的，一旦把计算精度提到16bit以上，能效优势会直接掉到原来的1/10都不到。剩下的MRAM、NAND闪存路线，要么速度跟不上计算的响应要求，要么擦写次数撑不住长期的计算负载，落地场景比前两条路线还要窄。

没法跨场景通吃的应用边界

这类架构从来不是什么万能解药。它能解决的，只是计算模式固定、数据量不大、对能效要求极高的特定负载。 现在已经落地的案例，大多集中在可穿戴设备的健康监测模块、工业现场的边缘传感器推理场景。比如某款主打长续航的智能手表，用了集成这类计算单元的小芯片，把原来的蓝牙通信+通用MCU方案的整体功耗降了60%，连续心率监测的时间从12小时拉到了72小时。 反过来，需要频繁切换计算逻辑、需要高精度浮点运算的场景，这类架构根本接不住。比如通用服务器的计算负载、复杂的科学模拟、需要动态分支预测的日常办公任务，你总不能为了跑一个Excel表格，专门把对应的计算逻辑烧到存储阵列的阻态里吧？2022年就有创业公司宣称做出了可以替代通用CPU的同类芯片，最后实测跑日常办公负载的性能只有同价位x86芯片的1/3，本质就是完全忽略了架构灵活性的短板。

被忽略的工程化风险

现在行业对这类技术的预期普遍有点飘。几个绕不开的工程问题，至今没有低成本的解决方案。 最先冒出来的是器件耐久性的问题。RRAM的擦写次数虽然比NAND闪存高，但在存算阵列的应用场景下，每一次计算操作都要对存储单元做读写切换，擦写寿命的衰减速度比纯存储应用快30%以上。这对需要7*24小时稳定运行的工业场景来说，是完全没法接受的可靠性隐患。 紧跟着要算的是测试校准的成本。因为器件本身的离散度问题，每一批次的芯片流片回来，都要在测试阶段对每个阵列单元做单独的参数校准，测试时间比传统CMOS芯片长2-3倍，直接把整体制造成本抬到了同性能通用芯片的1.5倍以上。 还有软件生态的断层。现在所有的通用计算框架，都是基于冯·诺依曼架构的逻辑设计的，要把现有算法适配到这类计算硬件上，需要重新做算子拆分、数据映射、精度校准的全流程工作，这个迁移成本根本不是短期能靠开源社区消化的。 技术从来没有什么银弹。这类架构解决的是特定负载下的能耗痛点，不是要把整个半导体行业的计算逻辑全部替换掉。再过5年回头看，它大概率会成为端侧AI、边缘传感器场景里的标配组件，而不是统治数据中心的核心算力底座。