测试性设计：藏在芯片量产里的隐形护城河
去年帮朋友的创业公司解决芯片量产良率问题，差点把头发熬光。
最后翻来覆去查问题，发现根儿根本不在流片工艺，也不在前端架构错了。
是从一开始，就没把测试性设计当回事。
芯片边界扫描测试性设计原理图
就说现在先进制程的AI芯片，动不动就几百亿个晶体管，你总不能出厂的时候一个个人工排查吧？也不可能把坏芯片装到手机、汽车里卖出去再召回，那成本能直接把公司拖垮。
我见过太多团队，流片的时候为了省几百万测试性设计的钱，砍掉了三分之一的测试点，最后批量生产的时候亏了几个亿，直接把创始团队的股份稀释没了。
这不扯呢吗。
车规芯片DFT测试覆盖度统计报表
不过话说回来，也不能全怪创业团队不重视。
测试性设计本来就是个脏活累活，要对接前端设计、后端布局、还要和ATE测试厂商提前磨规则，做出来的东西用户也看不到，不像加多少算力、加多少功能那样能直接吹，自然资源优先级就往后排。
很多老板张口就是“先把功能做出来抢市场，测试的事后面再说”。
后面再说？大多就是等着给工厂交学费的时候再说。
做测试性设计，我见过最多的三个坑
第一个坑，为了省芯片面积，故意压低测试覆盖率。
很多团队算成本，觉得多一个测试点就多占一点面积，能砍就砍，最后覆盖率只做到百分之七十，核心逻辑测了，接口、时钟这些周边模块随便应付。
我之前碰到一个做汽车MCU的团队，本来预估良率能到百分之八十，结果出来只有百分之五十二，找了三个月才查到问题：IO端口的开路故障根本没纳入测试，十几万片其实没坏的芯片，被当成坏片直接扔了，亏了快两千万。
第二个坑，走另一个极端，为了覆盖率硬堆测试逻辑，把芯片面积搞炸了。
很多新手刚做，怕出错，直接让EDA工具自动生成所有测试点，结果测试逻辑占了快百分之十五的芯片面积，成本直接上去了。本来你卖十块钱才能保本，对手八块钱就能出货，你怎么抢市场？
第三个坑，不提前跟测试厂商对齐设计规则。
很多设计师闷头在办公室做设计，做完了才发现，测试点的布局、扫描链的设计根本不符合测试机的要求，测不出来，还要重新改设计、重新流片，大半年时间就没了，原本抢好的市场窗口直接错过。
现在国内ATE测试机起来了，很多团队转用国产设备，设计规则跟进口机不一样，更要提前对接，别想当然。
说实话，现在整个国内芯片行业，专业做测试性设计的人才缺得离谱。
以前很多海外大厂把DFT团队放在印度，国内设计公司根本没攒过自己的队伍，现在国产化起来，需求一下子爆了，不少公司开的薪水比前端设计工程师还高，都找不到合适的人。
有人说，现在EDA工具都能自动生成测试性设计了，还需要人干嘛？
哪有这么美的事。自动生成的东西，只会给你堆面积堆覆盖率，根本不会帮你优化成本，先进制程还要考虑信号完整性、功耗干扰的问题，自动工具根本搞不定，还是得靠老工程师一点点磨。
现在行业里聊芯片，都在聊架构、聊算力、聊先进制程，没人提测试性设计这码事。
但这玩意就是藏在水面下的护城河。
你测试性设计做得好，良率比别人高五个点，成本比别人低十个点，市场下行的时候，你能活，对手活不了。
看不见的功夫，才真的决定输赢。对吧？
别被名词唬住，测试性设计就是干这个的
很多人第一次听到这个词，第一反应是“这是不是就是做功能测试？” 说实话，真不是一码事。 功能测试，是测你做出来的东西对不对，符不符合设计要求。测试性设计，是提前给你的芯片（或者其他硬件产品）埋好“测试探针”和测试逻辑，等产品量产的时候，能快速、准确把坏的零件挑出来，不流到下游也不浪费好料。芯片边界扫描测试性设计原理图
就说现在先进制程的AI芯片，动不动就几百亿个晶体管，你总不能出厂的时候一个个人工排查吧？也不可能把坏芯片装到手机、汽车里卖出去再召回，那成本能直接把公司拖垮。
我见过太多团队，流片的时候为了省几百万测试性设计的钱，砍掉了三分之一的测试点，最后批量生产的时候亏了几个亿，直接把创始团队的股份稀释没了。
这不扯呢吗。
为什么现在测试性设计突然成了行业刚需？
往前倒十年，其实大部分国内芯片设计公司都不怎么重视这个活。 那时候工艺节点大，一百纳米的时候，整个芯片才几千万个晶体管，出问题概率低，随便测测就能出货，成本也扛得住。 现在呢？情况全变了。 第一个变化是AI芯片、车规芯片爆发，车规级芯片要求零缺陷，只要有一个小模块坏了，装在车上就是安全事故，赔不起。第二个变化是先进制程流片一次就是几千万起步，你良率比竞争对手低五个点，那就是几百万上千万直接打水漂，再厚的家底也扛不住。 去年我跟台积电的第三方服务商聊天，对方说现在流片排号，前提就是要交完整的测试性设计报告，不合格不给排。车规芯片DFT测试覆盖度统计报表
不过话说回来，也不能全怪创业团队不重视。
测试性设计本来就是个脏活累活，要对接前端设计、后端布局、还要和ATE测试厂商提前磨规则，做出来的东西用户也看不到，不像加多少算力、加多少功能那样能直接吹，自然资源优先级就往后排。
很多老板张口就是“先把功能做出来抢市场，测试的事后面再说”。
后面再说？大多就是等着给工厂交学费的时候再说。
做测试性设计，我见过最多的三个坑
做测试性设计，我见过最多的三个坑
第一个坑，为了省芯片面积，故意压低测试覆盖率。
很多团队算成本，觉得多一个测试点就多占一点面积，能砍就砍，最后覆盖率只做到百分之七十，核心逻辑测了，接口、时钟这些周边模块随便应付。
我之前碰到一个做汽车MCU的团队，本来预估良率能到百分之八十，结果出来只有百分之五十二，找了三个月才查到问题：IO端口的开路故障根本没纳入测试，十几万片其实没坏的芯片，被当成坏片直接扔了，亏了快两千万。
第二个坑，走另一个极端，为了覆盖率硬堆测试逻辑，把芯片面积搞炸了。
很多新手刚做，怕出错，直接让EDA工具自动生成所有测试点，结果测试逻辑占了快百分之十五的芯片面积，成本直接上去了。本来你卖十块钱才能保本，对手八块钱就能出货，你怎么抢市场？
第三个坑，不提前跟测试厂商对齐设计规则。
很多设计师闷头在办公室做设计，做完了才发现，测试点的布局、扫描链的设计根本不符合测试机的要求，测不出来，还要重新改设计、重新流片，大半年时间就没了，原本抢好的市场窗口直接错过。
现在国内ATE测试机起来了，很多团队转用国产设备，设计规则跟进口机不一样，更要提前对接，别想当然。
说实话，现在整个国内芯片行业，专业做测试性设计的人才缺得离谱。
以前很多海外大厂把DFT团队放在印度，国内设计公司根本没攒过自己的队伍，现在国产化起来，需求一下子爆了，不少公司开的薪水比前端设计工程师还高，都找不到合适的人。
有人说，现在EDA工具都能自动生成测试性设计了，还需要人干嘛？
哪有这么美的事。自动生成的东西，只会给你堆面积堆覆盖率，根本不会帮你优化成本，先进制程还要考虑信号完整性、功耗干扰的问题，自动工具根本搞不定，还是得靠老工程师一点点磨。
现在行业里聊芯片，都在聊架构、聊算力、聊先进制程，没人提测试性设计这码事。
但这玩意就是藏在水面下的护城河。
你测试性设计做得好，良率比别人高五个点，成本比别人低十个点，市场下行的时候，你能活，对手活不了。
看不见的功夫，才真的决定输赢。对吧？