测试性设计：被芯片行业低估的量产护城河

上个月跟一个做AI芯片创业的朋友喝茶，他一口闷了半杯冰啤酒，说大几千万砸进去，流片一次，功能全对，就是良率不到15%，根本量产不了。 问题出在哪？不是前端功能写错了，不是流片工艺出问题，是一开始就没把测试性设计当核心。坏点找不到，筛不出来，只能整颗报废。

你以为测试是流片后的事？大错特错

很多刚入行的芯片设计师，提起测试性设计，第一反应就是流片完工厂给测一测，挑出好的就行。跟前端设计没关系。 这错得离谱。 测试性设计（DFT）从需求定义阶段就要进场，从架构层面就给芯片埋下测试点，铺好测试通路，等流片完你才能快速定位哪里出了问题，把坏片快速筛出来。 说白了，就是给芯片内部装好了一个个“检测探头”，不用拆壳不用解剖，通电就能知道哪根线断了，哪块晶体管漏电。 芯片测试性设计边界扫描结构图 放在十几年前，工艺都是微米级，晶体管数量少，有没有测试性设计影响不大，良率随便都能做到八九成。现在呢？先进制程到3纳米，一颗芯片几百亿晶体管，先进封装堆个三五层die，你不提前留测试点，连故障在哪都找不到。 我见过太多团队，验证花了大半年，功能全过，为了赶项目省成本，把DFT的预算砍了一半，测试点只加了三分之一，结果流片回来，良率做到20%就上不去，融资烧完了，死在量产前一步。太可惜。

为什么测试性设计现在突然成了香饽饽

说实话，这两年芯片行业资本冷下来，大家才开始算细账，测试性设计的价值才被翻出来。 往前推十年，测试成本占一颗芯片总成本不到8%，现在呢？3纳米先进制程芯片，测试成本能占到30%还多。流片一次大几千万，要是良率能提10个点，就是几百万上千万的利润，全靠测试性设计撑着。 更别说现在火得一塌糊涂的Chiplet小芯片路线。本来Chiplet就是把大芯片拆成小die，分别制造再封装，你每个小die不测准了再封装，堆完才发现一个die坏了，整个封装直接废了，那损失可比单个坏die贵十倍。 3D堆叠Chiplet测试性设计测试点布局图 不过话说回来，现在国内大多数设计公司，测试性设计团队还是小透明。好多公司把DFT归到后端设计的边角活，没给足够的资源，招人的时候都优先抢前端和验证，DFT工程师招不到几个资深的。 上个月跟国内某代工厂的DFT负责人吃饭，他说现在开百万年薪招有五年先进制程经验的DFT工程师，连合适的简历都收不到。太讽刺了。所有人都挤前端，殊不知最缺人的就是这个方向。

做测试性设计，最容易踩的三个坑

做测试性设计，最容易踩的三个坑 当然，不是说加测试点就完事了，我见过好多团队走极端，踩了坑还不知道怎么回事。 第一个坑，过度测试。为了测的全，往芯片里加了一堆测试点，占了超过10%的芯片面积，反而把核心性能拉低了，成本也上去了，得不偿失。测试性设计的核心是平衡，不是越多越好。 第二个坑，一刀切。不管什么模块都用同一种测试结构，高速IO模块还用普通的扫描链，结果高速信号的故障根本测不出来，白加了面积不说，还漏测了一大堆坏片，流出去砸牌子。 第三个坑，做完就扔。很多团队DFT按规范做完，流片完就不管了，不会用量产的良率数据反推优化测试点。其实测试性设计是动态迭代的，每一批量产的良率数据，都是优化下一次设计的最好素材，放着不用太浪费。 测试性设计从来不是为了测试而测试，是为了把量产的风险锁在设计阶段，用设计端的一点投入，换量产端的十倍利润。 现在芯片行业拼的是什么？不是谁能先做出来功能，是誰能低成本稳定量产。同样功能的芯片，你良率比别人高10个点，你就能卖的比别人便宜，就能吃掉大部分市场，这就是护城河。 太多人盯着前沿的架构，新的应用，反而忘了这种基础能力才是真正的胜负手。你说对吧？