测试性设计：决定芯片量产生死的隐形护城河

上个月跟国内一家头部封测厂的老工艺师喝茶，他吐了个槽。说去年有个客户，芯片设计做得牛，性能跑分拉满，结果流片回来良率不到10%，亏了快两个亿扔水里了。 为啥？测试点没加对，连坏在哪都测不出来，更别说修复提良了。 很多人听都没听过这个词，不知道它能决定一家芯片公司的生死。

什么才是真正的测试性设计？不是给测试部门加活

很多入行浅的设计师对这个概念的误区还停留在：画完版图顺手留几个测试点就行。 这都是十年前的老黄历了。 现在先进制程下，芯片动辄百亿晶体管，你不提前做测试性设计，流片回来连最基础的开路短路故障都测不全，更别说定位纳米级的缺陷了。 测试性设计简称DFT，本质就是在设计阶段就为后续的测试、故障诊断、甚至量产修复预留冗余和通路，把量产风险提前摊到设计阶段降下来。 今年Chiplet这么火对吧？多die封装，每个die来自不同设计团队，坏点怎么测？die间接口的信号完整性怎么测？没有DFT，封测厂拿到手就是一团乱麻，良率直接砍半都不夸张。 先进制程芯片测试性设计扫描链布局图 我之前见过不少初创团队，为了赶流片节点，硬生生把DFT的工期砍了，说先流片出来再说。结果就是，一次流片大几百万上千万，出来大半废片，钱烧完，公司没了。太可惜了。

现在的测试性设计，早就卷到核心环节了

放在十年前，DFT还是设计流程里的辅助环节，占不到10%的资源。现在呢？已经成了先进制程芯片量产的核心门槛。 比如现在大家都在卷的扫描测试压缩技术，放在十几年前，一颗百亿晶体管的芯片，跑完全部扫描测试要几个小时，量产的时候，测试机台一小时大几千块，光测试成本一颗就抵得上半颗芯片的成本，根本卖不动。 现在呢？头部的DFT方案压缩比做到1000x以上，测一颗只要几分钟，成本直接砍到原来的十分之一，这就是实打实的利润。 还有内置自测试也就是BIST，现在火爆的HBM高带宽内存，接口速率做到每秒几TB，你找能测这么高速的外部测试机，一小时租金几十万，根本测不起。做好BIST，直接在芯片内部完成测试，不用超贵的外部设备，光测试成本一颗就能省大几百。 说实话，现在HBM一颗卖几千块，测试成本占了快两成，DFT做好了，就是比对手多赚好几百块每颗。 HBM内存内置自测试电路布局图 不过话说回来，Chiplet时代对DFT的要求更高了。不同die来自不同厂商，你要测die间互连的良率，就得做专门的互连测试性设计。以前硅中介层的微米级开路短路根本测不到，现在做好边界扫描设计，能把每个互连节点的故障定位到微米级，良率一下就提上来了。 现在很多做Chiplet的创业团队，还是老思路，只看重单个芯粒的性能，不提前跟DFT工程师对齐，等封完才发现，十分之一的芯片都是互连坏的，哭都来不及。

国内测试性设计的机会，藏在短板里

国内测试性设计的机会，藏在短板里 以前DFT的全套EDA工具，几乎都是海外厂商垄断，人家做了几十年，积累确实厚。最近这几年国内EDA厂商追得真的很快，成熟制程的全流程DFT工具已经完全能用了，先进制程也在快速突破。 上个月我看国内某头部EDA公司发的新品，扫描压缩的压缩比已经能做到跟海外头部厂商差不多，测试时间还能再缩15%，这进步真的超出我预期。 当然短板也很明显，针对Chiplet的异构测试性设计工具，还有HBM这种高端存储的定制化BIST工具，跟海外第一梯队还有不小的差距，对吧？ 但机会也同样在这里。现在国内每年几千款芯片流片，不管是AI芯片、车规芯片还是消费电子，对良率和成本的要求越来越高，DFT的需求直接拉满。 车规芯片更狠，要求零缺陷，你不做完善的测试性设计，根本过不了AEC-Q100认证，连上车的门都没有。我认识一个做车规MCU的团队，前年第一次流片，就是DFT没做足，出厂测试漏了千分之三的故障芯片，结果召回花了快一个亿，差点把公司搞没了。 现在他们流片，DFT的资源占比直接提到了30%，比以前翻了一倍还多，真是怕了。 很多人找风口，都盯着什么新概念新名词，其实这种藏在产业链背后的基础能力，才是真正的护城河。你做不好，再牛的设计也变不成能卖赚钱的产品。 测试性设计就是这么个玩意儿，不起眼，却能决定生死。