拆解Chiplet互连：为什么它是摩尔续命的核心钥匙

今年逛国内半导体春季展，一抬脚转进展区，十家有八家的海报核心词是Chiplet。连原来做封装引线的老厂，都掏出了自家的Chiplet互连试验方案。 说实话，吓我一跳。 这东西放在五年前，还只是学术界和头部大厂实验室里的玩物，现在连供应链上的小角色都要分一杯羹了。

为什么原来的芯片设计逻辑，逼得我们必须做Chiplet互连？

摩尔定律走到7nm之后，所有人都慌了。 想要把更多晶体管塞到一块die里，die的面积就得往大了做。可芯片良率是跟着die面积指数下跌的。一块12寸晶圆，切一块500平方毫米的7nm芯片，良率能跌到30%以下——意思是三块里面才能出一块好的，剩下两块全扔了，成本直接翻三倍，谁扛得住？ 那就拆呗。把大芯片拆成一个个功能独立的小die，也就是Chiplet，分别良率测试，把好的挑出来拼在一起，总良率一下子就能拉到90%以上，成本砍半都不止。 可问题来了，拼的时候，这些小Chiplet之间怎么连？ 原来的信号都在一块die内部走，现在要跨die，跨die之后的延迟、带宽、功耗、成本，全看互连技术给不给力。可以说，整个Chiplet方案的天花板，就是Chiplet互连的天花板。 7nm芯片良率随die面积变化曲线对比图

当下主流的三种Chiplet互连方案，各藏着什么坑？

现在量产已经用上的，最多的就是Microbump微凸点互连。 AMD的Zen架构，苹果的UltraFusion，用的都是这套思路。把每个Chiplet做上锡微凸点，对齐压在封装基板上焊死，密度能做到每平方毫米1万个互连通道，延迟也够低，成熟度高，适合量产。 坑在哪？凸点越做越小，现在已经做到10微米以下了，焊接的时候稍微偏一点就废了，良率又掉下去了。而且锡凸点的热膨胀系数和硅不匹配，长期高低温工作，容易裂，很多工业级芯片不敢用。还有成本，打几万个凸点的光刻和植球工序，成本比好几个小Chiplet本身还贵。 然后是现在高端AI芯片最爱用的硅中介层互连，代表就是台积电的CoWoS，英特尔的EMIB。在Chiplet和封装基板之间加一层硅，互连线路做在硅层上，密度能做到每平方毫米十几万通道，带宽是微凸点的十倍，适合H100这种超大型AI芯片。 坑更直白：硅中介层太贵了。一块12寸的低电阻率硅中介层，造价是普通有机封装基板的十几倍，只有卖几万块一块的高端GPU才分摊得起成本，消费级电子想都不敢想。 最近一两年吵得最凶的就是Chiplet光互连。说实话，我上个月看清华集成电路学院发的新论文，数据真的把我看傻了：同密度下，光互连的带宽比电互连高两个数量级，延迟还低40%，完全就是为下一代Exascale芯片量身定做的技术。 可落地呢？现在光调制器、光探测器根本做不到那么小的尺寸，光和电的耦合对准，误差要求控制在100纳米以内，量产线的良率连50%都达不到，成本高到离谱，估计最少还要十年才能走到消费级市场。 主流Chiplet互连方案参数对比表

Chiplet互连接下来的破局点，藏在这些小众方向里

Chiplet互连接下来的破局点，藏在这些小众方向里 不过话说回来，现在整个行业都在盯着互连这块肥肉，新方向真的不少，好多思路跳出了原来电互连的框框。 我上个月跟中科院微电子所的一个师兄吃饭，他说他们组最近做出来的柔性有机增层互连，真的有点东西。用新型光敏有机材料做互连层，不用硅中介层，密度能做到每平方毫米8万通道，和硅中介层差不多，成本只有十分之一，做了一千次高低温循环，阻抗变化不到2%，现在已经在给国内的AI芯片厂做样品测试了。 还有一个更有意思的方向，无线Chiplet互连。就是每个小Chiplet上集成一个太赫兹天线，不用物理焊接，直接无线传输信号，省掉了所有键合、植凸点的工序，也不用对准，良率直接拉满，现在已经有美国创业公司做出了样品，带宽能做到每毫米1TB，就是功耗还有点高，现在只能用在低功耗的物联网芯片上，要是功耗降下来，真的能把整个产业格局改了。 很多人吐槽Chiplet是炒概念，说拆来拼去根本就是换汤不换药。 我就问一句，苹果M1 Ultra能把两块芯片拼出相当于两块多的性能，没有UltraFusion的高密度互连，能做得到吗？国内现在做AI大芯片的公司，哪家不是靠Chiplet拼出来的？要是单块die做，成本能卖到十万一块，谁买得起？ 现在摩尔定律的火车，已经爬不动坡了，Chiplet就是给火车装的新引擎，而Chiplet互连，就是这个引擎的火花塞啊。 当然，现在国内的产业链，短板也很明显。做高密度互连的键合机、极紫外光刻设备，大部分还是靠进口，卡脖子卡得厉害。 不过没关系，现在资本和人才都往这边涌，三五年之内，肯定能出东西。 我反正等着看，再过五年，国内第一款用自主互连技术拼出来的7nm Chiplet大芯片，能跑在国产AI服务器里。